PROGETTAZIONE AUTOMATICA DEI SISTEMI ELETTRONICI

Obiettivi formativi:

Questo insegnamento ha lo scopo di illustrare le tecniche di progetto di sistemi elettronici hardware/software dedicati ad ambiti specifici, come elettronica per l'automobile, per le comunicazioni, per il controllo industriale e per le applicazioni multimediali, e di introdurre l'uso dei principali strumenti CAD di supporto all'analisi e alla progettazione di tali sistemi.

Settore scientifico-disciplinare:

ING-INF/01.

Crediti:

6.

Modulo:

Unico.

Durata:

Semestrale (primo periodo), 56 ore (40 di lezione frontale + 16 di esercitazione guidata).

Frequenza:

Non sono previsti obblighi di frequenza.

Docente:

Prof. Alberto Carini.

Programma:

01. Dispositivi logici programmabili e ASIC:
      01.01 Le matrici logiche programmabili (PLA).
      01.02 I dispositivi PAL.
      01.03 PLD sequenziali.
      01.04 PLD complessi (CPLD).
      01.05 Le matrici di porte programmabili (FPGA).
      01.06 I circuiti integrati per applicationi specifiche (ASIC).

02. Concetti fondamentali di VHDL:
      02.01 La modellazione di sistemi digitali.
      02.02 Domini e livelli di modellazione.
      02.03 Linguaggi di modellazione.
      02.04 Concetti base del linguaggio VHDL: modelli di comportamento e di struttura, test bench, analisi, elaborazione ed esecuzione.
      02.05 La notazione Backus-Naur.

03. I tipi scalari e loro operazioni:
      03.01 Costanti e variabili.
      03.02 I tipi scalari.
      03.03 Classificazione dei tipi.
      03.04 Attributi dei tipi scalari.
      03.05 Espressioni ed operatori.

04. Le istruzioni sequenziali:
      04.01 Istruzioni if, case, null, loop, assert e report.

05. I tipi composti e loro operazioni:
      05.01 Array constrained e unconstrained.
      05.02 Operazioni tra array.
      05.03 I record.

06. I costrutti base per la modellazione di sistemi:
      06.01 La descrizione dell'interfaccia esterna: entity declaration.
      06.02 La descrizione dell'implementazione interna: architecture body, istruzioni concorrenti, segnali.
      06.03 La descrizione comportamentale: assegnazioni di segnali, istruzione wait, delay delta, istruzione process.
      06.04 La descrizione strutturale: componenti e port map.
      06.05 Analisi, elaborazione ed esecuzione.

07. I sottoprogrammi:
      07.01 Le procedure.
      07.02 I parametri nelle procedure, i parametri di tipo signal, i valori di default, i parametri di tipo unconstrained array.
      07.03 Le procedure concorrenti.
      07.04 Le funzioni.
      07.05 L'overloading di procedure e di operatori.
      07.06 Visibilità delle dichiarazioni.

08. I package VHDL:
      08.01 Il package declaration.
      08.02 Il package body.

09. I segnali connessi a più driver (resolved signal):
      09.01 I segnali risolti elementari.
      09.02 I segnali risolti della logica standard IEEE Std_Logic_1164.
      09.03 Segnali risolti e porte.
      09.04 Segnali risolti e parametri.

10. Le costanti generiche:
      10.01 La parametrizzazione del comportamento.
      10.02 La parametrizzazione della struttura.

11. Gli alias:
      11.01 Alias di oggetti dati.
      11.02 Alias di oggetti che non sono dati.

12. Componenti e configurazioni:
      12.01 Dichiarazione di componenti e loro uso.
      12.02 Configurazione di componenti.

13. La sintesi VHDL:
      13.01 La descrizione RTL.
      13.02 I vincoli e gli attributi.
      13.03 Le librerie tecnologiche.
      13.04 La sintesi.
      13.05 Descrizione VHDL di circuiti combinatori e sequenziali sintetizzabili.

14. Il flusso di progetto ad alto livello:
      14.01 La simulazione RTL.
      14.02 La sintesi VHDL.
      14.03 La verifica funzionale a livello di gate.
      14.04 Place and routing.
      14.05 Post layout timing simulation.

15. Il modello VHDL di una CPU:
      15.01 Il progetto del sistema ad alto livello.
      15.02 La descrizione del modello RTL.

16. Attività di laboratorio:
      16.01 Introduzione ad una serie di strumenti CAD per la descrizione, la progettazione, la simulazione e la sintesi di sistemi elettronici.
      16.02 Simulazione di un certo numero di sistemi trattati durante le lezioni.

Testi di riferimento:

  • Ashenden, "The Student's Guide to VHDL", Morgan Kaufmann, 1998.
  • Ashenden, "The Designer's Guide to VHDL", Morgan Kaufmann, 2001.
  • Perry, "VHDL Programming by Example", McGraw Hill, 2002.
  • Spirito, "Elettronica Digitale", McGraw Hill, 2002.
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    Propedeuticità:

    Elettronica dei Sistemi Digitali.

    Modalità didattiche:

    Lezioni frontali ed esercitazioni di laboratorio.

    Modalità di accertamento:

    Tesina e prova orale.

    Commissione d'esame:

    Prof. Alberto Carini e Prof. Alessandro Bogliolo (supplente: Ing. Valerio Freschi).

    Note:

    La tesina, da svolgere individualmente o in gruppo (massimo tre componenti) su un tema concordato con il docente e da consegnare almeno due giorni prima della prova orale, viene valutata in trentesimi ed è ritenuta sufficiente se il relativo voto, che rimane valido per tutti gli appelli dell'a.a. in cui la tesina viene consegnata, è di almeno 18/30.
    La prova orale può essere sostenuta solo previa valutazione sufficiente della tesina e viene valutata in trentesimi. Il voto finale è determinato dalla media aritmetica dei voti delle due prove.

    Ultima modifica: 30/05/2007 Approvato da: Presidente CCdL